Tento web používá soubory cookie. Dalším používáním webu s tímto souhlasíte.
jméno
heslo
přihlásit
zaregistrujte se
zapomněli jste heslo?
Programování hradlových polí
JPLABS
diskuze o programování hradlových polí FPGA, CPLD v jazycích VHDL, Verilog. Patří sem také grafické programovací jazyky,  vývojová prostředí ISE a systémy Xilinx, Aldec-HDL, Altera a další.
Máte k tomu co říct? Vložte se do diskuze.
JPLABS --- 9:39:33 26.1.2020
tento klub není od tohoto momentu podporován

Veškerá VHDL podpora je nyní zde: http://www.jplabs.co.uk/cz/software.html